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深度學習中的卷積神經網絡硬件加速系統設計研究

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深度學習中的卷積神經網絡硬件加速系統設計研究
論文目錄
 
摘要第1-5頁
ABSTRACT第5-7頁
第一章 緒論第7-15頁
  1.1 課題研究背景及意義第7-8頁
  1.2 國內外研究現狀第8-11頁
  1.3 本文主要工作第11-13頁
  1.4 論文章節安排第13-15頁
第二章 卷積神經網絡與本文硬件加速系統設計第15-29頁
  2.1 深度學習簡介第15-20頁
    2.1.1 基本概念第15-19頁
    2.1.2 前向傳播反向傳播第19-20頁
  2.2 卷積神經網絡結構及模型第20-24頁
    2.2.1 卷積神經網絡的結構第22-24頁
    2.2.2 卷積神經網絡并行性第24頁
    2.2.3 常見卷積神經網絡模型第24頁
  2.3 硬件加速技術第24-26頁
    2.3.1 硬件加速平臺簡介第24-25頁
    2.3.2 FPGA芯片結構及特點第25-26頁
    2.3.3 硬件加速優化方法第26頁
  2.4 本文卷積神經網絡硬件加速系統設計第26-28頁
  2.5 本章小結第28-29頁
第三章 卷積神經網絡硬件結構設計第29-44頁
  3.1 本文卷積神經網絡模型第29-30頁
  3.2 卷積神經網絡硬件設計思路第30頁
  3.3 卷積神經網絡硬件結構設計第30-38頁
    3.3.1 卷積層硬件設計第30-32頁
    3.3.2 池化層硬件設計第32-34頁
    3.3.3 激活函數硬件設計第34-35頁
    3.3.4 函數分類器硬件設計第35-37頁
    3.3.5 權值存儲硬件設計第37-38頁
  3.4 硬件優化設計第38-42頁
  3.5 本章小結第42-44頁
第四章 基于ZYNQ的實時識別框架設計第44-57頁
  4.1 圖像采集及顯示第44-50頁
  4.2 數據存儲結構設計第50-55頁
    4.2.1 VDMA與 DDR第50-54頁
    4.2.2 視頻時序控制模塊第54頁
    4.2.3 降采樣模塊與BRAM第54-55頁
  4.3 實時識別框架系統實現第55-56頁
  4.4 本章小結第56-57頁
第五章 硬件加速系統測試與驗證第57-67頁
  5.1 卷積神經網絡各模塊測試和驗證第57-60頁
  5.2 卷積網絡模型權值訓練第60-63頁
  5.3 卷積神經網絡硬件加速實時識別框架系統測試第63-65頁
  5.4 本章小結第65-67頁
第六章 總結與展望第67-69頁
  6.1 本文總結第67-68頁
  6.2 工作展望第68-69頁
致謝第69-70頁
參考文獻第70-73頁
附錄第73-74頁

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